人类进入大数据时代，传统冯·诺依曼计算架构中存储（Memory）与计算（CPU）分离的瓶颈问题凸显，现有器件和架构无法满足信息爆炸式增长对超强计算能力的需求；而且，通过晶体管尺寸微缩来提高计算性能的集成电路摩尔定律已难以延续。因此，研究存储与计算融合的的非易失性逻辑运算器件，是未来颠覆性计算技术的基石。
忆阻器，是电阻、电容、电感之外的第四种电路基本元件，具有高速、低功耗、高集成度、兼具信息存储与计算功能等特点，被认为是最有潜力的未来逻辑运算器件，将推动逻辑运算理论与计算体系结构的全面变革，为从根基上颠覆传统冯·诺依曼计算架构和整个计算机体系奠定器件基础。
图1 传统冯·诺依曼计算架构与未来忆阻计算架构对比
近年来，针对存储与计算高效融合的这一重要科学命题，光电信息学院/武汉光电国家实验室缪向水教授领衔的信息存储材料及器件研究团队在新型非易失逻辑运算器件、存储与计算融合架构（图1）等方面展开了系统研究。
团队于2013年首先设计了“与”、“或”以及“非”三种基本布尔逻辑电路，提出了利用器件二值阈值开关特性实现逻辑运算功能的原理，并在Ge2Sb2Te5存储器件中获得实验验证。与传统CMOS晶体管电平逻辑不同，在存储器中直接进行逻辑运算时，用来表征0和1逻辑状态的运算变量不仅可以是电平信号，还可以是器件的电阻状态。而且，逻辑运算的结果非易失性地保存在器件电阻状态之中。该研究为发展未来存储与计算融合的内存计算技术提供了新的候选器件方案，以题为AND, OR, NOT Boolean logic in phase change memory发表在Journal of Applied Physics, 114, 234503, 2013，论文第一作者为讲师李祎博士，通讯作者为缪向水教授。
在此基础上，进一步研究发现了[GeTe/Sb2Te3]n超晶格存储器件的磁电耦合效应，在电平、电阻之外，引入磁场强度作为新的逻辑输入变量，成功实现了7种布尔逻辑运算功能。该研究为未来非易失性逻辑运算器件和电路提供了新思路，以题为Logic gates realized by nonvolatile GeTe/Sb2Te3 super lattice phase-change memory with a magnetic field input发表在Applied Physics Letters, 109, 023506, 2016，论文第一作者为硕士生陆斌，通讯作者为程晓敏教授。
在探索非易失性逻辑运算器件基础上，团队基于不同忆阻器单元和集成结构，在非易失逻辑运算算法和实现方面也取得了一系列重要进展。
团队首先从二值布尔逻辑代数原理出发，提出了一种通用逻辑算法。该算法核心是一个数学表达式，表达式中的逻辑输出由四个数学变量输入所共同确定。通过改变四个数学变量的赋值排列组合，可以推导出完备的16种布尔逻辑。在物理器件中，通过赋予四个数学变量以实际物理参数涵义，即可实现所需的逻辑功能。基于以上思路，团队利用以开关速度达5 ns的Ta/AgGeTe/Ag高速双极性忆阻器为基本单元集成在目前主流的crossbar高密度交叉阵列之中，以初始化电阻状态、器件两端脉冲电信号、电信号极性为四个变量，在单个器件中两步内即可实现任意布尔逻辑。与现阶段相关国际报道文献相比，其计算复杂度最优，且兼容高密度阵列集成方案。相关结果以题为Realization of Functional Complete Stateful Boolean Logic in memristive crossbar array发表在ACS Applied Materials & Interfaces, 8, 34559–34567, 2016，论文第一作者为讲师李祎博士，通讯作者为缪向水教授。
之后，团队与我校客座教授、台湾中山大学张鼎张教授合作，以忆阻器件的初始化电阻、晶体管的源、漏、栅极电压为四个数学变量，实验验证了所提出逻辑算法的通用性。该工作进而探讨了1T1R非易失逻辑门的级联方案，进一步提升了忆阻逻辑技术的实际应用可能性。相关工作发表以题为Functionally complete Boolean logic in 1T1R resistive random access memory发表在IEEE Electron Device Letters, 38, 1-4, 2017，博士生王卓睿、台湾中山大学博士生苏郁庭、讲师李祎博士为论文并列第一作者，缪向水教授和张鼎张教授为并列通讯作者。
此外，该逻辑算法也可针对互补式结构忆阻器的电学特性进行变量赋值上的灵活调整，相关结果以题为16 Boolean logics in three steps with two anti-serially connected memristors发表在Applied Physics Letters, 106, 233502, 2015，论文第一作者为博士生周亚雄，通讯作者为缪向水教授。
为解决时序状态逻辑迭代和资源充分分配问题，团队探索了忆阻器阵列中逻辑迭代、逻辑状态的转换输出与原位级联，为非易失性忆阻逻辑的阵列化并行计算提供了可行方案。研究中灵活利用交叉阵列中最常见的单个双极性器件和两个反向串联的互补式拓扑结构，通过输入信号的相应设计，在同一单元中可实现八种不同的基本布尔逻辑，如重要的NAND、NOR，并提出了全加器实现方案。相较于传统可重构逻辑电路，忆阻逻辑功能进行重构时，无需进行硬件连接的改变，而只需通过控制信号的调控。这就意味着通过低成本的大规模阵列制备，即可获得灵活的功能重构和计算资源的优化配置，结合新颖的运算结构非易失性原位存储功能，可作为未来高性能并行计算的潜力方案。相关工作以题为Nonvolatile reconfigurable sequential logic in a HfO2 resistive random access memory array发表在Nanoscale, DOI: 10.1039/c7nr00934h, 2017，并被选为内封面论文（图2），博士生周亚雄、讲师李祎博士为论文并列第一作者，缪向水教授和张鼎张教授为并列通讯作者。
另外，针对逻辑电路设计中常用的CMOS布尔逻辑电路，团队设计了仅由四个晶体管和一个忆阻器构成的XOR逻辑门，在电路结构和功耗上有较大优化，为新型全加器、图像识别的硬件实现提供了新的硬件解决方案。相关工作发表在Physica Status Solidi A, 213, 1050-1054, 2016，论文第一作者为博士生周亚雄，通讯作者为缪向水教授。
图2 忆阻阵列可重构逻辑示意图
上述研究通过挖掘忆阻器件特性，结合新型算法，实现了非易失性逻辑运算功能，展示了存储与计算与存储的可行性，为“后摩尔”时代革新传统冯·诺依曼计算架构、突破“存储墙”瓶颈提供了核心器件和运算架构的有效思路。
部分研究成果已由科学出版社出版，《忆阻器导论》为第一本中文忆阻器专著（图3）；研究结果受到国际同行的关注，已在国际忆阻材料、器件与系统会议（International Conference on Memristive Materials, Devices & Systems 2017，希腊）、美国材料研究学会春季会议（2017 MRS Spring Meeting）上做口头报告，并受邀在今年的International Symposium on Memory Devices for Abundant Data Computing做特邀报告。
图3 科学出版社《忆阻器导论》
相关研究获得了国家自然基金委面上项目（61674061, 61376130）、青年项目（61504045）、国家重点研发计划纳米专项项目（2016YFA0203800）、国家863主题项目（2014AA032903）、国家02重大专项（2017ZX02301007-002）的支持。在此一并感谢台湾中山大学张鼎张教授的合作。
